행사
우리 학교가 내년 2월 22일부터 26일까지 미국 샌프란시스코에서 개최되는 ‘국제 고체 회로 학술회의(ISSCC, International Solid-State Circuit Conference)’에서 세계 모든 기관 중 가장 많은 13편의 논문을 발표하게 됐다.
KAIST는 대학으로는 극히 이례적으로 올해(기관 2위, 대학 1위)를 제외하고 지난 2011년부터 5년간 1위를 유지하고 있다.
삼성전자는 9편으로 2위에 올랐으며 3위는 8편이 채택된 Intel(인텔)과 IMEC(유럽 나노 및 반도체 기술연구소)이 공동으로 차지했다. 이번 ISSCC에는 전 세계로부터 총 610편의 논문이 제출됐는데 심사를 거쳐 206편만 채택됐다.
강성모 총장은 “KAIST의 이 같은 경쟁력은 반도체 중심 교육 및 설계 중심 교육에 있다”며 “1970년대부터 선도적으로 반도체 연구를 시작했으며 1995년 반도체설계교육센터(IDEC)를 설립해 칩 제작 및 실습 환경을 구축, 반도체 분야의 글로벌 위상을 높이는데 크게 기여하고 있다”고 의의를 밝혔다.
아시아 대학 최초로 ISSCC 학회장에 선임된 유회준 교수는 “우리나라가 메모리와 비메모리 분야의 종합적 반도체 강대국으로 거듭나기 위해서는 학계와 산업체간에 공통의 목표를 갖고 적극 협력해야 할 것”이라며 “학계는 산업이 더 큰 경쟁력을 가질 수 있도록 보다 도전적인 기술로써 앞으로 나아가야 할 방향과 새로운 패러다임을 지속적으로 제시해야 할 것”이라고 말했다.
ISSCC는 매년 2월 개최되는 세계 최고 권위의 반도체분야 학회로 전 세계의 반도체 관련기업, 연구소 및 대학에서 제출된 논문 중 약 200여편의 논문만 엄선해 발표되는 학회다.
‘반도체 올림픽’이라고도 불리는 이 학회는 전 세계 3천명 이상의 반도체 기술자들이 모여 4일간 기술을 뽐낸다. 인텔이 최초로 CPU제품을 발표하거나 삼성에서 최초로 메모리 기술을 발표하는 곳으로도 유명하다.
▣ ISSCC 2015 기관별 채택 논문 편수 현황
▣ ISSCC 2015 학교별 채택 논문 편수 현황
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행사 IDEC·삼성전자, 국내 반도체 인재에 14나노 FinFET 첨단 반도체 공정 최초 지원
우리 대학은 국내 대학 연구실에서도 삼성전자의 14나노 FinFET(Fin Field Effect Transistor, 핀 전계효과 트랜지스터) 첨단 공정을 활용해 실제 반도체 칩을 설계·제작하고 성능까지 검증할 수 있는 길이 열렸다고 16일 밝혔다. 그동안 높은 제작 비용과 인프라 한계로 대학이 접근하기 어려웠던 첨단 공정을 교육과 연구 현장에 개방함으로써, 국내 시스템반도체 교육이 이론 중심에서 실제 산업 현장 중심으로 한 단계 도약할 것으로 기대된다. 이를 위해 KAIST 반도체설계교육센터(IC Design Education Center, 이하 IDEC)는 지난 15일 IDEC 동탄교육장에서 삼성전자와 '시스템반도체 14나노 공정 지원'을 위한 협약을 체결했다. 이번 협약은 정부 지원사업인 '반도체핵심IP 설계전문인력양성사업'을 기반으로 추진됐으며, 국내 대학원생과 연구자들에게 첨단 공정 기반의 설계와 칩 제작 경험을 제공해 대학의 시스템반도체 설계 교육을
2026-07-16 -
행사 KAIST IDEC, 전국 단위 시스템반도체 설계 챌린지대회 첫 개최
우리 대학 반도체설계교육센터(IDEC, 소장 박인철)가 주최한 ‘제1회 시스템반도체 설계 챌린지 대회’가 지난 23일 KAIST 학술문화관 정근모 홀에서 성황리에 개최됐다. 이번 대회는 IDEC이 전국 단위로 처음 개최한 반도체 설계 경진대회로, 전국 6개 지역 캠퍼스(경북대, 광운대, 부산대, 전남대, 충북대, 한양대)에서 진행된 예선을 통과한 17개 팀이 본선에 진출해 실력을 겨뤘다. IDEC은 그동안 지역 캠퍼스를 중심으로 시스템반도체 및 SoC(System on Chip) 설계 전문 인력 양성과 지역 교육 인프라 구축에 핵심적인 역할을 수행해 왔다. 이번 대회는 6개 지역 캠퍼스에서 개별적으로 운영되던 경진대회를 하나의 전국 대회로 통합 개최했다는 점에서 의미가 크다. 특히 지역 교육 활성화는 물론, 전국 단위의 잠재 인재 발굴을 위한 국가적 플랫폼으로서 IDEC의 역할을 강화하는 계기가 됐다. 올해 9월부터 11월까지 약 3개월간 진행된 예선
2025-12-24 -
행사 美케이던스社, 80억 상당 AI반도체 장비 우리 대학에 기증
“케이던스 사의 통 큰 기부에 감사드리며, 대한민국 AI 인재 100만 명 양성이라는 원대한 목표 달성과 세상을 혁신할 반도체 연구 실현에 앞장서겠습니다”(이광형 총장) 우리 대학은 미국 소프트웨어 기업인 케이던스 디자인 시스템즈 코리아(Cadence Design Systems, 이하 케이던스)가 반도체 설계 특화 장비인 ‘케이던스 팔라디움 제트원(Cadence Palladium Z1)’*을 우리 대학에 기증한다고 밝혔다. *팔라디움 제트원: 반도체 설계 검증을 위한 초고성능 에뮬레이터 장비로, 하드웨어-소프트웨어 검증 및 디버깅 작업을 1개의 랙 당 5.76억 게이트까지 대용량으로 구현 가능함. 동 장비를 통해 SoC(System On Chip) 개발 단계에서 설계 검증을 더 원활히 수행할 수 있음. 케이던스는 1995년 반도체설계교육센터(IDEC) 설립 이후 우리 대학에 EDA(Electronic Design Automati
2024-12-17 -
행사 KAIST-삼성전자, 시스템 반도체 칩 추가 지원 협약 체결
우리 대학이 삼성전자와 ‘130nm BCDMOS 공정 지원' 협약을 23일 오후 체결한다. 삼성전자가 반도체 설계 전문 인재 양성을 위해 지원하는 BCDMOS(복합고전압소자: Bipolar-CMOS-DMOS)*는 고전압과 고속 동작이 필요한 전력 관리 응용 분야에 적합한 공정이다. 이번 협약을 바탕으로 130nm(나노미터) BCDMOS 8인치 공정을 올해 하반기부터 도입해 국내 반도체 전공 석·박사 과정 학생에게 칩 제작 기회를 제공한다. 이를 위해, 우리 대학 반도체설계교육센터(소장 박인철, IC Design Education Center 이하 IDEC)는 130nm BCDMOS 공정을 위한 설계 전자설계자동화툴(EDA Tool)과 기술 지원 환경을 마련했다. IDEC은 삼성전자와 협력해 2021년부터 28nm 로직** 공정 칩 제작 기회를 학생들에게 제공하고 있으며, 지난해 28nm FD-SOI***공정 지원도 추가했다. 올해 제공된
2024-07-24 -
행사 IDEC, 삼성전자와 시스템반도체(28나노 FD-SOI MPW) 추가 제작 지원 위한 협약식 개최
우리 대학이 반도체 인재 양성을 위한 지원을 확대하기 위해 삼성전자와 '시스템반도체(28나노 FD-SOI* MPW**) 추가 제작 지원' 협약식을 21일 오후 개최했다. * FD-SOI(Fully Depleted-Silicon on Insulator 완전 공핍형 실리콘 온 인슐레이터): 모바일 기기, 사물인터넷(IoT) 장치, 웨어러블 디바이스 등의 저전력 및 무선 통신 시스템 분야의 설계에 적합한 반도체 칩 ** MPW(Multi-Project Wafer): 한 장의 원판(wafer)에 다양한 종류의 반도체를 찍어내는 방식우리 대학은 반도체설계교육센터(소장 박인철, IC Design Education Center 이하 IDEC)가 주도해 산업통상자원부가 지원하는 '차세대 시스템반도체 설계 전문인력 양성 사업'을 2021년부터 수행하고 있다. 5년간 총 170억 원의 정부 지원금을 투입해 전국 대학의 석·박사급 학생들을 대상으로 반도체 칩 설계부터 제작에 이르는
2023-06-21