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< (왼쪽부터) KAIST 김태형 박사, 이주호 박사 (상단) KAIST 김용훈 교수 >

삼성전자와 TSMC가‘2nm(나노미터·10억분의 1미터) 공정’경쟁에 나서고 있지만, 실제 반도체 칩의 핵심 소자인 트랜지스터의 크기는 아직 10nm 이상이다. 그렇다면 트랜지스터는 실제로 어디까지 더 작아질 수 있을까? 우리 대학 연구진이 원자 수준의 계산을 통해 그 한계를 예측하는 기술을 개발했다.

우리 대학은 전기및전자공학부 김용훈 교수 연구팀이 컴퓨터 시뮬레이션을 활용해 차세대 반도체 소자 개발의 핵심적 난관인 트랜지스터 미세화의 한계를 분석, 예측할 수 있는 전산 설계 기술을 개발했다고 14일 밝혔다.

< (AI이미지) 반도체는 어디까지 작아질수 있을까 연구 이미지 >

트랜지스터는 전류를 켜고 끄는 초소형 스위치로, 스마트폰, 인공지능 컴퓨터 등을 구동하는 반도체 칩의 성능과 전력 효율을 결정하는 핵심 부품이다. 반도체 업계는 더 높은 성능과 낮은 전력 소모를 구현하기 위해 트랜지스터를 지속적으로 작게 만들어 왔다. 그러나 크기가 지나치게 작아지면 양자터널링(전자가 원래 통과할 수 없는 에너지 장벽을 뚫고 지나가는 양자역학적 현상)이 발생해 전류 제어가 어려워진다. 이 때문에 차세대 반도체 개발에서는 양자터널링의 한계 내에서 트랜지스터를 얼마나 더 작게 만들 수 있는지를 파악하는 것이 중요한 과제이다.

하지만 실험적으로 트랜지스터의 미세화 한계를 직접 확인하기는 사실상 불가능하다. 현재의 기술로는 금속 전극과 반도체가 만나는 접촉부를 원자 수준에서 정밀하게 조절하고 정량적으로 분석하기 어렵기 때문이다.

연구팀은 원자와 전자의 움직임을 기본 물리 법칙만으로 계산하는 제1원리 계산(실험 데이터 없이 물질의 성질을 계산하는 방법)을 활용해 이 문제를 해결했다. 연구팀은 금속 전극과 반도체가 만나는 부분에서 발생하는 복잡한 양자 현상을 정밀하게 분석할 수 있는 다공간 밀도범함구론이라는 새로운 이론-계산 체계를 직접 개발하여 보고한 바 있다.

이번 연구에서는 이를 기반으로 접촉저항(금속 전극과 반도체가 만나는 부분에서 발생하는 전류 흐름의 저항)과 양자터널링 한계(전자가 새어 들어가 전류 제어가 어려워지는 최소 길이)를 원자 수준에서 예측할 수 있는 전산 설계 플랫폼을 구축했다. 이는 실제 반도체를 제작하기 전에 컴퓨터 시뮬레이션만으로 소자의 성능과 한계를 미리 예측할 수 있다는 의미다.

연구팀은 이 기술을 차세대 반도체 후보 물질인 단일층 MoS₂(이황화몰리브덴, 원자층 수준까지 얇게 만들 수 있는 대표적인 2차원 반도체 소재) 소자에 적용했다. 그 결과 금속 전극의 종류와 접촉 구조에 따라 전자가 채널(트랜지스터 내부에서 전류가 흐르는 통로) 안으로 얼마나 깊이 침투하는지, 또 이로 인해 전류 흐름 제어가 얼마나 방해받는지를 정량적으로 분석할 수 있었다. 다시 말해 어떤 금속과 접촉 구조를 선택하느냐에 따라 트랜지스터를 더 작게 만들 수 있는 한계가 달라진다는 사실을 확인한 것이다.

< 제1원리 전송길이법을 이용한 2차원 반도체 접촉저항 및 임계 터널링 길이 분석 >

연구 결과, 임계 터널링 길이(전자가 채널 안으로 침투해 트랜지스터 동작에 영향을 주기 시작하는 최소 길이)는 하나의 고정된 값이 아니라는 사실이 밝혀졌다. 이 길이는 금속의 일함수(금속에서 전자를 꺼내는 데 필요한 최소 에너지)와 금속과 반도체가 만나는 경계면의 접촉 구조 등에 따라 달라지는 설계 변수로 나타났다. 즉 트랜지스터를 어디까지 작게 만들 수 있는지는 소재 조합과 구조 설계에 따라 달라질 수 있다는 의미다.

특히 연구팀은 고려한 후보 금속의 종류와 접촉 구조 중에서는 전자가 새어 나가기 시작하는 한계 지점을 4nm(나노미터·10억분의 1미터) 미만까지 줄일 수 있음을 확인했다. 이는 트랜지스터를 현재 달성한 수준보다 더 작게 만들 수 있는 가능성을 보여주는 결과다.

연구팀은 나아가 서로 다른 특성의 2차원 반도체를 조합해 전력 소모를 줄이는 차세대 반도체 소자의 설계 방향도 함께 제안했다.

이번 연구는 실제 반도체 소자를 제작하기 전에 미세화 한계와 최적 설계 조건을 예측할 수 있는 플랫폼을 마련했다는 점에서 의미가 크다. 이를 통해 차세대 초미세 AI 반도체 소자 개발 과정의 시행착오를 줄이고 개발 기간을 단축할 수 있을 것으로 기대된다.

김용훈 교수는 “이번 연구는 차세대 트랜지스터가 어디까지 작아질 수 있는지를 규정할 새로운 물리적 기준을 제시했다는 점에서 의미가 크다”며 “실험적으로 확인하기 어려운 10nm 이하 영역의 양자역학적 현상을 계산으로 분석하여 차세대 트랜지스터 설계에 활용할 수 있는 길을 열었다”고 말했다.

김태형 박사가 제1저자로 참여한 이번 연구는 계산 분야의 권위 있는 학술지 '네이처 파트너 저널 npj Computational Materials'에 5월 28일 字 온라인판에 게재됐다.
※ 논문명: Ab initio transfer length method simulations of tunneling limits in 2D semiconductors, DOI: https://doi.org/10.1038/s41524-026-02101-1
※ 공저자: 김태형 박사(KAIST 제1저자), 이주호 박사(KAIST 제1저자), 김용훈 교수(KAIST 교신저자)

이번 연구는 한국연구재단 중견연구자 지원사업 등의 지원을 받아 수행됐다.